Начало работы с UVM

Цель вебинара предоставить вам базу для начала изучения UVM, начиная с того, почему стоит ее использовать заканчивая описанием ключевых компонентов UVM тестбенча. На вебинаре будет представлен обзор интерфейса DUT и его взаимодействие между секвенсором и драйвером. Мы рассмотрим: • the class hierarchy • simulation phases • transaction-level communication • sequences and sequencers • drivers • the factory • the configuration database • objections На вебинаре будут представлены примеры кода, выполняемого в QuestaSim от Siemens-EDA, который поможет в изучении остальной части UVM и понимании автоматически генерируемого UVM-кода, который создается с помощью UVM Framework от Siemens-EDA. Старший технический сотрудник Doulos Мэтью Тейлор представит этот обучающий вебинар, который будет состоять из одночасовой презентации с интерактивными вопросами и ответами, доступными для участников на протяжении всего мероприятия. Присоединяйтесь к комьюнити FPGA/ПЛИС разработчиков 1. Наш телеграм чат @fpgasystems 2. Сайт проекта 3. Расписание слета плисоводов -- Стримы проходят каждую субботу в 6, 7 или 8 вечера по Мск 1. Отправить сообщение в прямой эфир 2. Подписка и ранний доступ 3. Поддержка проекта -- Прочее 1. Сотрудничество, услуги, реклама, спонсорство 2. Ваши предложения и вопросы направляйте на admin@ #fpga #uvm #verification -- Тайминги